Udover EDA-, IP- og SoC-firmaer blev årets DAC skelnet af antallet af industrielle organer, der fremmer deres særlige mærke af teknologi og etablerede standarder, som industrien bør følge.

Accellera , kropsfremmende systemniveau design, modellering og verifikation standarder var forbundet med flere af branchens førende virksomheder med meddelelser om EDA og IP standarder.

Accellera har til opgave at levere et platformssprog til forbedring af design og verifikation og produktivitet af elektronikprodukter, siger Lu Dai, seniorleder for engineering ved Qualcomm og Accellera-stol ved offentliggørelsen af ​​Portable Test and Stimulus Standard (PSS) 1.0, som var blevet godkendt af organisationen.

Specifikationen - tilgængelig til gratis download - giver brugeren mulighed for at angive verifikationsformål og adfærd en gang og bruge dem på tværs af flere implementeringer og platforme.

Den nye standard er tilgængelig med det samme til Hent gratis.

En enkelt repræsentation af stimulus- og testscenarier for SoC-test og dækningsdata for hardware- og softwareverifikation kan bruges af mange brugere på tværs af forskellige integrationsniveauer og under forskellige konfigurationer til generering af simulering, emulering, FPGA prototyper og implementeringer efter silicium.

Dai mener, at standarden vil have en "dyb indvirkning" på branchen, da den skifter fokus fra systemniveauverifikation og øger designernes produktivitet ved at kunne bruge en testspecifikation, der er bærbar på tværs af flere platforme til design og verifikation.

Standarden definerer et domæne-specifikt sprog og ledsagende semantisk ækvivalente C ++-klassedeklarationer og skaber en enkelt repræsentation af stimulus- og testscenarier baseret på objektorienterede programmeringssprog, hardware-verifikationssprog og adfærdsmodelleringssprog. Resultatet kan bruges af hele designteamet, fra verifikations-, test- og designdiscipliner og i forskellige konfigurationer og vælge de bedste værktøjer fra forskellige leverandører til verifikationskrav. Standarden bruger native konstruktioner til datastrøm, samtidighed og synkronisering, ressourcebehov og tilstande og overgange.

På DAC, Cadence meddelte at dens Perspec System Verifier designværktøj understøtter bærbar test og stimulus-standarden. En del af verifikator suite af værktøjer, det automatiserer automotive, mobil og server SoC dækning lukninger, og det hævdes også at forbedre system-niveau test produktivitet med en faktor på 10.

Perspec System Verifier giver en abstrakt modelbaseret tilgang til at definere SoC-brugssager fra PSS-modellen og bruger Unified Modeling Language (UML) aktivitetsdiagrammer til at visualisere de genererede tests.

Perspec System Verifier-testene er optimeret til hvert værktøj i Verifikations Suite, herunder Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulationsplatformen og Protium S1 FPGA-baserede prototypeplanlægning. Værktøjet integrerer også med virksomhedens vManager Metric-Driven Signoff-platform for at understøtte den nye brugsdækningsdækning i PSS. Det genererer tests, der kan bruge Verifikations IP (VIP), så verifikationsindholdet kan genbruges via PSS-metoden, for at fremskynde SoC-verifikation.

Et andet firma, der støtter PSS, er Mentor. Selskabets kommende udgivelse af Questa inFact-værktøjet vil understøtte standarden. (Virksomheden donerede sin Questa inFact teknologi til organisationen i 2014, og det er grundlaget for standarden, hævder virksomheden.)

Det mener, at PSS vil øge adoptionen bærbar stimulering til bredere, almindeligt brug og hjælpe IC-ingeniører effektivt med at samarbejde om design af produkter til nye og nye markeder, såsom kunstig intelligens (AI), 5G trådløs kommunikation og autonom kørsel.

Questa inFact bruger maskinindlæring og data mining teknikker til at øge produktiviteten med op til en faktor på 40, siger Mentor, og på tværs af flere faser af IC udvikling. Designere kan afslutte præstations- og strømanalyse på IC-niveau, verifikationsingeniører kan opnå en højere grad af dækning på mindre tid, mens valideringsingeniører fuldt ud kan integrere hardware og software, og testingeniører kan analysere og optimere deres regressionsmiljøer, forklarede Mark Olen, produkt marketing gruppe manager, Mentor IC Verification Solutions division.

Virksomheden har raffineret værktøjet til at overholde PSS, da det udviklede sig, og har tilføjet anvendt klassifikationsmaskineindlæring til sin grafbaserede Questa inFact-teknologi for at muliggøre, at målretning af scenarier endnu ikke er verificeret. Dette fremskynder mødedækningsmålene på IP-blokniveauet og øger anvendeligheden af ​​barometallestning på IC-niveau. Værktøjet lærer fra hvert efterfølgende scenario under simulering eller emulering.

Anvendelsen af ​​data mining teknologi udvider anvendelsen af ​​bærbare stimulus ud over verifikation. Det gør det muligt for værktøjet at indsamle og korrelere transaktionsniveauaktivitet for at karakterisere IC-designpræstationsparametre, såsom stofdirigeringseffektivitet og båndbredde, systemniveauforsinkelse, cache-kohærens, voldgiftseffektivitet, udførelse af ordre og opcode-ydelse. Det kan også analysere og optimere regressionstestmiljøer for at undgå behovet for simulering og emuleringscykler.

Værktøjet kan bruges til at generere UVM SystemVerilog-testscenarier for funktionel dækning på IP-blokniveau med Questa-simulatoren og derefter genbruge testscenarierne for at generere C / C ++-test til trafikgenerering ved IC-niveauverifikation med virksomhedens Veloce-emulator . Det kan også bruges til at generere samlingskode på systemniveau til instruktion-sæt verifikation og C / C ++ scenarier til arkitektonisk udforskning med Vista virtuelle prototypesystem. Når den bruges sammen med Mentors Catapult High Level Synthesis værktøjssæt, kan den generere C / C + + scenarier før og RTL tests efter adfærdsmæssig syntese.